FPGA وASIC والمنطق القابل للبرمجة
غيّر الدارة، أو خصصها دائمًا، أو نفّذ تعليمات على دارة موجودة.
برمجة FPGA تصف دارة، لا مجرد تسلسل ينفذه CPU.
دالة منطقية قابلة للتهيئة.
ابنِ قرارًا
| A | B | XOR |
|---|---|---|
| ٠ | ٠ | ٠ |
| ٠ | ١ | ١ |
| ١ | ٠ | ١ |
| ١ | ١ | ٠ |
يمكن بناء أي دالة منطقية من NAND. تركيب البوابات الصغيرة يصنع دارات اختيار وجمع وتحكم.
حدود هذا النموذج
منطق بولياني مثالي. لا يحاكي التوقيت الكهربائي والضجيج.
ما الذي يحدث في الداخل
تهيئة النسيج المنطقي
تجمع FPGA جداول بحث وقلّابات وتوصيلًا وRAM ووحدات DSP وI/O سريعًا غالبًا. تختار بتات التهيئة الوظائف والاتصالات. تصف HDL سلوكًا عتاديًا متزامنًا؛ ويحوله التركيب والتوزيع والتوصيل إلى تصميم. إغلاق التوقيت جزء من تشغيله.
مبادلة المرونة بالكفاءة
تنفذ ASIC دارة مختارة في السيليكون وتتجنب كثيرًا من كلفة التوصيل القابل للبرمجة، لكنها تحتاج جهد تصميم وتصنيع كبيرًا. تبني FPGA خطوطًا وبروتوكولات خاصة مع قيود الموارد والتردد والطاقة. ينفذ CPU وGPU برامج داخل بنية ثابتة غالبًا.
ما أثر ذلك في برنامجك
مهندس الأنظمة والعتاد
تعلّم معنى HDL وعبور الساعات وقيود التوقيت والتحقق. نجاح المحاكاة لا يثبت استيفاء التوقيت على العتاد.
مطوّر البرمجيات
تناسب FPGA التدفق والبروتوكولات قليلة التأخر حين تبرر كلفة التطوير. ليست CPU أسرع بديلة لأي برنامج.
اقرأ المواصفات الأصلية
توضح هذه المراجع العقود الأساسية وتفاصيل التنفيذ. الرسومات هنا نماذج تعليمية مبسطة.